O careca saiu para almocar. Assim que ele saiu, tive o LVS clean que ja andava a procura desde ontem. Nao foi facil. Tinha uma cambada de curto-circuito com polis. Esta forma de senhar e diferente de modo que tive que me adaptar. A versao do Cadence e a 5 e sem XL. Logo, estou a desenhar com fazia na Chip ha seculos. Nao da jeito nenhum. Agora, como fiz alteracoes no esquematico e mudei alguns dummies, tenho que rever isto com o careca. A nicel do esquematico, o tipo que simulou isto fez alguns erros grosseiro a nivel de matching. Transistores com numeros impares e que nao estao devidamente emparelhados. Mencionei isso ao careca e o tipo achou que deviam de ser mudados. Ah sim ? Entao mudem. Eu nao tenho nada a ver com isso. O colega que simulou isto e foi "pisso" ... ele que mude. Se quiserem fazer alteracoes no layout depois de estar feito, ja sabem, por mim tudo bem so que ... ireio precisar de mais tempo.
A experiencia que ganhei a fazer este layout, a nivel desta tecnologia e filosofia de layout foi boa. Para o proximo layout, farei isto muito mais eficientemente. Espero nao cometer os mesmos erros. Demorei muito tempo a fazer as matrizes de transistores, fiz curtos com polis, contagem de dummies, etc.
Conclusao: Gostei de fazer isto e estou relativamente satisfeito com o resultado final. Espero agora ter algum tempo para dar uns retoques nisto.
Tenho que ir printar o cartao de embarque. Daqui a pouco, marcho para o aeroporto e comeca o meu fim de semana :-)
13h30m - Ja tenho o cartao de embarque,
13h30m - Ja tenho o cartao de embarque,
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